uli.brueggemann hat geschrieben: ↑02.09.2020, 12:41 Wie wird nun das Problem Buffer-Overflow bzw. -Underrun gelöst?
Es gibt das PLL-Konzept, welches einen spannungsgesteuerten Oszillator beinhaltet. Dessen Frequenz wird nun dem Eingangstakt nachgeführt. Sie ist aber wiederum anders als die perfekte interne Quarzclock.
Wie also werden nun externer Takt - intern aufbereiteter externer Takt (PLL) und perfekter Takt (Quarz) so zusammengebracht, dass keine Daten überlaufen bzw. verloren gehen? Sind die Takte daneben passiert das fix, sind die Takte eng beieinander dann dauert es evtl. lange, aber es passiert.
Nicht passiert es, wenn der Ausgabetakt dem Eingangstakt (inkl. Aufbereitung) nachgeführt wird. Dann ist man aber wiederum vom Eingangstakt abhängig, die perfekte Clock auf dem DAC macht dann welchen Sinn?
Hallo,
da ist der springende Punkt, und da sehen wir wohl noch Konkretisierungsbedarf.
Die Befüllung des Pufferspeichers geschieht erzwungenermaßen in Echtzeit von der Quelle aus. CD-Format SPDIF hat 192 * 64 Bit Frames (L=32 + R=32Bit)+ 384 Bits Channelstatus + Subcode. Da hat man viele Datenbits, die dem DAC-Chip nicht zugeführt werden müssen, der bekommt vielleicht nur je 24, die aber möglichst präzise getaktet werden müssen. Düe überflüssigen Bits schaffen zwar Spielräume, aber nicht in der Zeitebene der Wordclock, und so geht es hier nicht ohne PLLs.
Schaut man sich das Blockdiagramm eines Wolfson Eingangsreceivers an, hat der eine PLL, um die Eingangs-Abtastrate zu erkennen, und eine PLL, mit der ein passendes Teilerverhältnis ausgewählt wird, um die Referenzoszillatorfrequenz auf die Masterclockfrequenz herunterzuteilen (so stellt das Wolfson dar, rät zu einer hohen Oszillatorfrequenz bis 100MHz).
Mit einer höheren Referenzfrequenz gelingt das genauer und die PLL kann auch schneller einrasten.
Von einem jitterärmeren Referenzoszillator kommt auch eine heruntergeteilte Clock jitterärmer zustande, weil der mathematische Teiler nur bei Bedarf geändert wird.
Ohne PLLs scheint es auch hier nicht zu laufen. Und im Zusammenspiel beider PLLs schlagen schließlich Unregelmäßigkeiten beim Füttern des Eingangsspeichers durch, kennt man ähnlich vom CD-Player...
Ein jitterärmeres Eingangssignal lässt die PLL weniger im Fangbereich herumeiern.
Von CD-Player Umbauten kennen wir den segensreichen Einfluss einer besseren Masterclock, eine PLL sorgt für die richtige Drehzahl der CD, damit die Auslesedaten im richtigen Zeitfenster eingehen, dann wird gepuffert, entschachtelt, fehrlerkorrigiert und nun final masterclockgetaktet aus- bzw. weitergegeben. Die Erfahrung zeigt, dass jitterreduzierende Maßnahmen, die man auf den Tonträger CD anwendet, sich immer noch positiv bemerkbar machen, auch wenn die beste Clock am Ende neutaktet. Ersetzt man den einfachen Pierce-Quarzoszillator durch eine jitterärmste Clock auf mechanisch und stromversorgungsmäßig entkoppelter separater Platine, ist der Zugewinn groß, löst aber offenbar nicht alle Probleme mit einem Generalstreich.
Wer setzt schon zum Nachtakten 2 FlipFlops hintereinander ein?
viewtopic.php?p=38819#p38819 - die Bilder sprechen eine deutliche Sprache. Sind die (einzelnen) FlipFlops in ASRC-ICs besser?
Eine Beschreibung der Aufbaus zwischen Pufferspeicher und Abstastratenwandlung findet man im Datenblatt des AD1896A
https://pdf1.alldatasheet.com/datasheet ... 6AYRS.html. Gedithert wird da auch...
Der Burr Brown SRC4192 ist zwar im Ergebnis besser, aber seine Applikationsschrift gibt weniger erklärende Details her:
https://www.alldatasheet.com/datasheet- ... C4192.html
Wären da nicht Zwischenschritte wie Pufferspeicher und Upsampling mit Interpolation, sondern klare Verhältnisse mit nur einer Abtastrate, könnte der DAC mit geradzahligen Vielfachen der Abtastrate arbeiten, dann könnte man aus der Masterclock des DAC binär heruntergeteilt die Quelle takten und synchronisieren, die PLLs im Signalweg auf Optimum einschwingen lassen oder gar auf diese verzichten (Bypass Funktion beim 4192).
Für mich wäre denkbar, umzuschaltende 2 Oszillatoren mit 45,1584MHz und 49,152MHz beim SRC4192 einzusetzen (der AD1896A verträgt nur die halbe Frequenz, Maximal 30MHz).
Möglicherweise wäre dann die Entscheidung, ob OCXO
oder TCXO, von größerer Bedeutung.
Einen SRC-Eingangsbaustein, der mit 2 Masterclocks arbeitet, diese je nach im Eingang von der Quelle angelieferter Abtastrate passend selbst auswählt, habe ich noch nicht gesehen, habe aber auch schon 15 Jahre mich diesbezüglich auf dem Laufenden gehalten, weil ich zu 95% Musikmaterial im CD-Format höre und mein bevorzugter Signalweg ohne Abtastratenwandler und PLLs arbeitet, mit der Masterclock die Quellen CD-Player und Renderer synchronisierend).
Grüße
Hans-Martin
P.S. Bei einem Renderer wie Yamaha NP S-303 geht Clocksynchronisation allerdings nicht, weil der nicht 2 Clocks hat, sondern intern nach Bedarf des gewählten Programmaterials synthetisiert.
