Verfasst: 10.09.2012, 20:32
Jetzt kommt noch die unvermeidliche Frage, ob es evtl. Einen G-Majik-DAC geben wird?
Beste Grüsse aus dem Norden,
Alwin
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da habe ich natürlich auch schon ein bisschen drüber nachgedacht. Das müsste eigentlich funktionieren, müsste ich aber natürlich erst mal ausprobieren. Was dafür spricht, dass es geht:Shugy hat geschrieben:Jetzt kommt noch die unvermeidliche Frage, ob es evtl. Einen G-Majik-DAC geben wird?
Fortepianus hat geschrieben:Dennoch müsste ein G-MDS DAC eigentlich so klingen wie ein G-ADS DAC am Cinchausgang.
(uff)Der G-ADS1 DAC hat aber noch die bessere Clock (wie auch der Klimax DS1) auf der Habenseite.
spitze, ich pack' dann den G-Sneaky und den G-ADS1 DAC ein. Da haben wir dann ein feines Trio.Rudolf hat geschrieben:Ich werde meinen bestens eingespielten G-ADS1 zum Forumstreffen mitbringen und dann hör'n wir mal.
Wow, welch freudige Nachrichten... Und ich hatte mich noch darüber geärgert (das aber auch nicht so sehr), dass der Majik für immer und ewig mit seinem einen DAC verheiratet ist, während die Akuraten unter uns doppelmonogewandelt fahren... Da kommt Gert des Weges und krempelt die Linn-Welt mal wieder und diesmal noch viel radikaler um. Wäre spannend zu erfahren, wieviel Unterschied die bessere Clock dann wirklich noch ausmacht wenns denn mal so weit ist. Schließlich ist mir meine Majik Schaltzentrale ans Herz gewachsen...Fortepianus hat geschrieben:Dennoch müsste ein G-MDS DAC eigentlich so klingen wie ein G-ADS DAC am Cinchausgang.
auf die DACs hat Linn prinzipbedingt keinen Zugriff per Software-Update - die werden per Pin-Setting eingestellt im Original-MDS, wie auch beim DAC-Upgrade. Und die ganze Digitalsektion davor lasse ich ja wie sie ist.martino hat geschrieben:Eine Frage noch, Gert: Linn greift per Softwareupdate nur auf die Xilinx-Käfer zu, und lässt die DAC-Sektion so wie sie ist? Mir stellt sich bei tiefgreifenden Verbesserungen immer die Frage der Software-Update-Sicherheit. Aber ich bin sicher da hast Du schon dran gedacht...
Hmm,Fortepianus hat geschrieben:
Werden also Daten nicht interpoliert (also Samplingpunkte mit Quantisierung), sondern nur mit Nullen aufgefüllt? Ich dachte daß der FPGA eben die Interpolation kalkuliert ...Fortepianus hat geschrieben:Die Masterclock ist ein Frequenz-programmierbarer Si570 von Silicon Labs. Der Si570 wird je nach Samplingratenfamilie auf 22,5792MHz oder 24,576MHz programmiert. Das macht der kleine programmierbare Xilinx CPLD daneben, er macht außerdem die Teilung und Aufbereitung der verschiedenen Clocks aus der Masterclock. Diese Clocks übernehme ich wie die Daten 1:1 vom Linn in die PCM1794A, mache aber wie beschrieben noch die Verschiebung der Wordclock um 8Bit nach links.
Hallo Gert,Fortepianus hat geschrieben:Hallo Thomas,
ja gibt es - eingebaut in der AGM. Vergiss nicht bei all den Überlegungen - ich mache das in meiner Freizeit. Ich bin also nicht besonders daran interessiert, ein Gerät aufzulegen, das größere Stückzahlen erreichen kann. Klein, aber fein, dann bin ich zufrieden.delorentzi hat geschrieben:mich würde mal interessiren ob es nicht auch einen G-DAC geben kann ... das wäre noch für einen viel größeren Kreis interessant.
Abgesehen davon hat ein DAC ganz prinzipiell das Nachsehen gegenüber einem integrierten Streamer, der seinen DAC dabei hat. Der Grund ist, dass die Masterclock, die den Streamer steuert, direkt am DAC sitzen kann und kein Umweg über irgendein Datenprotokoll wie S/PDIF nötig ist.
der Parallel-Thread mit dem G-Majik und G-Akurate ist recht lang, zugegeben, aber es gibt eine recht gute Suchfunktion hier. In aller Kürze für Dich zusammengefasst:quaternione hat geschrieben:Hmm,
Warum ist der original ADSM (der DS Teil nehme ich an) besser als der original DS? (Jedenfalls lese ich so das Chart). Wo wäre denn der KDS einzuordnen?
Danke.
na, deshalb heißt der mode doch 8fs. Achtmal 44,1k bzw. 48k gibt 352,8k bzw. 384k. Das kommt so: Normalerweise machen die DACs, sowohl der PCM1794A wie der WM8741, intern ein achtfaches Upsampling. Überbrückt man den Upsampler, und nichts anderes bedeutet der 8fs mode, verstehen die Chips achtmal so hohe Frequenzen. Aus 48k macht er sonst ja auch 384k und der DAC versteht das, wenn sein interner Upsampler ihm das liefert.play-mate hat geschrieben:Magst du eine kleine Erläuterung geben, wie es dazu kommt daß der FPGA angeblich auf 384kHz bzw. 352kHz upsampelt, aber die Wolfson/BurrBrown Chips offiziell nur für 192 kHz spezifiziert sind?
Doch natürlich wird interpoliert, das macht der Xilinx Virtex-4 nach dem sinc-Algo, haben wir ja schon diskutiert. Jeder anständige Upsampler rechnet die aufgefüllten Nullen weg. Das macht in der digitalen Domäne das digitale Tiefpassfilter, das mittelt zugleich, mit langen FIR-Filtern am besten. Haben wir ja schon mal diskutiert. Hier geht's um ganz andere Nullen. Das digitale Datenformat sieht eben so aus, dass innerhalb eines Wordclocktaktes Platz ist für 32bit, aber nur 24 davon geschrieben werden (mehr versteht der DAC auch nicht*). Die anderen 8bit sind eigentlich gar keine Bits, sondern ist eben Stille in der Länge von 8bit. das macht man, damit man ein bisschen Zeit hat, in der nichts passiert (kein Signalgeklacker kann Jitter verursachen) und etwas Ruhe einkehrt im Chip, und man auf die Taktflanke der Wordclock warten kann für den DA-Prozess. In Wirklichkeit ist es noch ein bisschen trickreicher, man wartet, bis z. B. die zweite Bit- oder Masterclockflanke NACH der Wordclockflanke kommt, dann hängt der Wandlungsjitter nicht mehr an der Wordclock, sondern an der Bit- bzw. Masterclock, die meist viel sauberer ist.play-mate hat geschrieben:Werden also Daten nicht interpoliert (also Samplingpunkte mit Quantisierung), sondern nur mit Nullen aufgefüllt? Ich dachte daß der FPGA eben die Interpolation kalkuliert ...Oder steh ich gerade auf der Leitung?
Grüßehttp://docs.linn.co.uk/wiki/index.php/Beta:DsDavaar9:Release_Notes hat geschrieben:Davaar 9 Build 1 (4.9.1) Released on 09 Aug 2012
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Fixed defect #3337: First stage of up-sampling was being bypassed at certain sample rates in some products.
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