Nächster Zwischenstand:
"Sneaky" lässt sich ja ins Deutsche mit "raffiniert", aber auch "hinterhältig" übersetzten. Beides trifft zu. Raffiniert ist er, weil er das exzellente digitale Eingangsteil aller Linn DS Player hat. Warum er auch etwas hinterhältig ist, will ich im Folgenden erklären.
Ich habe mich etwas eingehender mit dem Timing seiner Digitalsignale beschäftigt. Der Xilinx CPLD, der die Clocksignale für den DAC aufbereitet, hat zwei Eingänge - die Wordclock (WClk) und die Systemclock (SClk), angeliefert vom Xilinx Virtex-4. Die WClk hat 352,8 bzw. 384kHz, die SClk 11,2896 bzw. 12,288MHz. Die erste der genannten Frequenzen tritt bei der Sampleraten-Familie von 44,1k, 88,2k und 176,4k auf, die zweite bei 48k, 96k und 192k.
Ich habe nun die Clocks mit einem digitalen Speicheroszilloskop (DSO) untersucht. Folgender Versuchsaufbau:
Oszi Ch1 geht an die Wordclock, die der Xilinx kriegt. Darauf wird getriggert, also bei jeder steigenden Flanke, die auftritt, ungefähr bei 1,3V Höhe der Verlauf rausgeschrieben. Nun kann man bei einem DSO entweder ein einmaliges Event aufzeichnen, oder wie bei einem analogen Oszi immer auf's Neue triggern und so online die Veränderungen am Signal beobachten oder auch die alten Kurven einfach stehen lassen und die neuen Verläufe drüber schreiben. In der analogen Welt der Oszis nannte man Letzteres das "Nachleuten" des Schirms. Das brauchen wir hier.
Schaut man nun in Bezug auf die WClk die SClk an, die in den Xilinx geht, sieht das so aus:
Ein WCkl-Zyklus dauert eigentlich 2,8µs, also 2800ns. Hier habe ich die Zeitbasis aber stark gespreizt, ein Kästchen sind 10ns. Man sieht oben in blau die WClk-Flanke, auf die auch getriggert wird. Genau in der Mitte des Bildes, senkrecht unter dem kleinen blauen Pfeil oben, ist t=0. Hier ist die blaue Linie deshalb am dünnsten, das ist der Trigger-Bezugspunkt für alle anderen Kurven. Die nächste steigende Wordclockflanke käme dann 2,8m weiter rechts, wenn ein Kästchen 1cm groß ist.
Der Verlauf des WCLK-Signals ist deshalb eine etwas dickere Linie, weil hier über ein paar Sekunden Millionen von WCkl-Verläufen übereinanderliegen. Wäre der WCkl-Verlauf immer genau gleich, wäre die Linie ganz dünn.
Interessant ist nun der gelbe Verlauf, die SCkl, die vom Virtex-4 geliefert wird. Zunächst sieht man, dass ein paar ns nach t=0 die Flanken im Wesentlichen zwischen zwei Zeitpunkten hin- und herspringen in Bezug zur WClk, abgesehen von den zwei Ausreißern rechts davon. Links davon sieht man die fallende Flanke, und die springt sogar zwischen drei möglichen Zuständen, der Zyklus wird also manchmal etwas verkürzt. Nach etwas Nachdenken, was denn das eigentlich soll, wird klar, dass im Virtex-4 so die genaue Frequenzabstimmung gemacht wird. Eine Art PWM-Taktung zwischen zwei möglichen Frequenzen, die eine zu hoch, die andere zu niedrig. Im Mittel kann man so die Frequenz feinfühlig einstellen.
Aber dieser Sprung zwischen den Zeitpunkten ist eben Jitter, der der DA-Fraktion da angeliefert wird. Nun, vielleicht kann ja der als Taktgeber geschaltete Xilinx danach was richten. Schauen wir uns also zunächst die Systemclock an, die aus dem Baustein raus geht und direkt den Wolfson-DAC füttert:
Das sieht keinesfalls besser aus. Na gut, vielleicht ist der Bitclock-Jitter, der im Wolfson (wie übrigens auch bei den Burr Brown) der entscheidende ist, besser:
Nein. Die Wordclock am Ausgang des Xilinx zeigt ein recht stabiles Verhalten im Vergleich zum WClk-Eingang, hat aber auch manchmal merkwürdige Patzer:
Die Daten dazu zappeln auch ein bisschen, auch wenn das nicht so entscheidend ist:
Diese Taktsprünge meine ich mit "hinterhältig". Erst beim genauen Studium der Taktverläufe merkt man, wo der Hase im Pfeffer liegt. Natürlich kann man das Problem richten, indem man - wie in den größeren Brüdern des Sneaky - den besagten Xilinx-CPLD als VCXO-basierte XO schaltet. Macht man das nicht, ist die klangliche Performance der nachfolgenden DA-Wandlung eben nicht über ein gewisses Maß hinaus zu kriegen. Ich kann aber durchaus verstehen, dass Linn hier diesen rohen Takt verwendet, sonst würde der Sneaky keinen Grund bieten, sich einen größeren DS zu kaufen.
Nun, mich hindert aber niemand, hier Hand anzulegen. Ich bin dabei, eine VCXO-basierte PLL an dieser Stelle einzuschleifen, die mit zwei Tentlabs-VCXOs arbeitet. Meine Hoffnung ist, dass das zusammen mit den neuen Analogausgangsstufen den Sneaky in die Liga der großen DS befördert. Ob es so sein wird, wird sich zeigen müssen.
Viele Grüße
Gert